「 功率半导体的轻薄短小，是现今热门议题与未来趋势。
但随着晶片薄化后，接踵而来的风险是什么 ?
要如何有效地来抑制并降低制程上的风险呢 ? 」」
功率半导体进行「薄化」，一直都是改善制程，使得功率元件实现「低功耗、低导通阻抗」最直接有效的方式。晶圆薄化除了有效减少后续封装材料体积外，还可因降低RDS(on)(导通阻抗)进而减少热能累积效应，以增加晶片的使用寿命。
但如何在薄化制程中降低晶圆厚度，又同时兼顾晶圆强度，避免破片率居高不下之风险，则是各家晶圆后段制程厂所钻研的技术重点。
为解决此风险，ProPowertek宜锦目前已完成2mil(50um)、1.5mil(38um)，甚至到0.4mil(10um)薄化技术开发，特别是0.4mil的薄如蝉翼的矽晶片(参见图一)，在背面白光光源照射下，晶片表面有如婴儿肌肤般地透出红光。
图一: 2mil、1.5 mil、0.4mil晶圆薄化，透过扫描式电子显微镜 (SEM)情形
ProPowertek宜锦将与您一同分享晶圆薄化(降低晶圆厚度)后，如何提升晶圆强度。
一、从晶片研磨探讨
一片8吋晶圆裸片原始厚度为28.5 mil(725 um)，在经过薄化后，可将厚度降低至2mil (50um)、1.5mil (38um)、甚至0.4mil(10um)。
不过薄化难免会产生损伤，藉由穿透式电子显微镜 (TEM)分析晶片表面损伤程度可发现，随着研磨量增加，表面损伤层(Damage layer)深度随之增加(图二)，进而造成机械应力累积，使得晶片强度降低，因此造成后续封装测试制程的难度。
ProPowertek宜锦可藉由特殊的优化制程来改善此一现象以提高生产良率(图二)。
图二:使用控片测得2mil、1.5 mil、1.5 mil最佳化条件后的损坏层厚度及TEM分析
二、从晶圆蚀刻来探讨Die Strength的提升
晶圆蚀刻过程可增加晶圆的强度。透过蚀刻制程优化可降低应力累积，借以提升晶圆强度。 (图三)
图三: 透过蚀刻制程优化降低应力累积以提升晶圆强度(Normalized)
ProPowertek宜锦借助专业之晶片强度测试(Die Strength test)，藉由蚀刻制程来调整至最佳化，将实际晶圆强度强化，以符合客户之规格需求(如图四)所示。
图四:最佳化蚀刻条件以达到高强度和低应力的晶圆，使之后的制程步骤风险降低(Normalized)
以上与您分享ProPowertek宜锦的相关技术，
若您有相关需求，ProPowertek宜锦可以配合您进行后续的工程开发，
为您提供Power MOSFET/IGBT等元件的薄化强度改善
